设计质量及其对设计收敛的影响

技术纵横TECHNICAL FEATURE设计质量及其对设计收敛的影响在设计早期采取步骤保证质量，可以加快收敛，避免做出失败的硅片。作者: Piyush Sancheti, Atrenta公司;Sanjay Churiwala, Atrenta公司;Rob Knoth, Magma Design Automation公司关键字: RFL设计收敛、网表分析oC (系统单芯片)设计的成本持续飞涨，-个典型SoC设计开始于- 一个RTL (寄存器传输市场窗口不断缩减，而设计的复杂性却-直级) 描述，它表述了用户的意图，以及一 -组驱动实现的S以指数级增长。这些挑战只是SoC设计者要设计约束。 设计团队首先要验证RTL.通过仿真与形式面对的问题之一。 为防u止:出现大的麻烦，验证，查看功能意图的正确性。然后，设计就进入了一设计者必须确保SoC实现设计收敛，包括满足某些重要系列实现步骤， 包括综合与布局布线，最终生成一.个日标，如性能、功耗与面积。然而，设计收敛的目标通GDSII (图形设计系统11)布局，用干硅片的制造。新设常会互相冲突。设计者必须不断在各个因素之间作出折计以及 相关约束的质量对设计者获得收敛的能力有很大中，确保设计处于最终用户应用的需求范围内。影响。不过，您可以在RTL开始时以及整个实现过程中采用一系列设计质量量度，即在一个RTL至GD5II实现流mL LDBRAMCONSTRANIS的一体化五个阶段中，关注些质量标准，从而减少这EPESINMEDSATL OLALTYT |个过程的困难(图1) 。这个概念还可以扩展到实现的RTLIMPORT其它阶段，或将其用于其它流程，包括综合前的RTL质.CLOCKGATING量:综合后、扫描后的网表质量:时序后的网表质最:●MACROCELL MAPPING布局后的网表质量:或布线后的网表质量等。SYNTHESISOPTIMIZATONSCAN NSERTIONDFT ANALYSIS综合前RTL质量业POATSCANIMETLISTOUUIYO先天不良的SoC设计通常无法获得收敛。设计在POOTEMNORELATOULTYRTL阶段的质量标准对设计成功收敛与可用硅片起着决IOPANINGESS定性的作用。- .且完成了设计的综合，就要在很大程度CaCPCEMENTRACECOOXKTREE SYTMESS上冻结设计意图，因此限制了修正RTL中内在设计质量ROUTEFIXHOLD问题的灵活性。SHOPRVENROUTING: METALSLOTANDFLL中国煤化工最终市场，以平摊昂FINALCHIPASSEMBELY贵的HC NMH G个变型，通过更新与.升级存活多代。这种情况尤多见于消费电子与汽车芯片中，制造商80%以上的设计实现是采用重用方法。未来图1，一个典型的SoC实现流程应包含质量步骤。几代的设计叮以重用为现有设计创建的RTL,因此上市，52 I EONRH术2010.10www.EDNChina.com技术纵横TECHNICAL FEATURE寿命就要长F现有设计。另外。还必须考虑商用第三方多种类型。 从多触发器同步器到-一些更奇异的方法， 如IP (智能产权)，如处理器。数字信号处理块，以及总带握 手的FIFO (先人先出)级冲器。重要的是防止数据线结构，还有接口IP，包括以太网、USB (通用串行总损失以及同步后信号的再会聚，以确保可靠的性能。必线)，以及PCI (外设部件互连)，SoC团队通常将此IP须将 那些已置为无效的复位与时钟域作同步,即使它们用在RTL中。是异步的。鉴于上述原因，必须确保进人综合的RTL与约束的不仅应确保同步器正确放在了交叉位置，而且还质量。设计团队一般采用仿真与形式验证，专注于功能要确保正确地实现了协议。例如，FIFO不应有上溢的正确性，但在实现的可行性以及RTL整体质量方面下(overflow)或下溢(underflow) ，并且必须在-个握一些功夫，也可能对加快设计收敛大有帮助。设计团队手机制中的请求与响应之间，实现正确的顺序。功能仿可以通过对RTL与设计约束的一系列分析， 实现这种质真 也许并不能检测出时钟域的交又问题.除非验证工程量标准。师能为每种交叉创建专门的测试平台情景，这对有数干个此类交叉的设计来说是一-个令人生畏的工作。必须采结构与连接的完整性用结构分析与形式验证技术，对时钟域交叉作详尽的分RTL linting 可以清除语法与语义问题，确保与代码析与验证。标准的符合性。不过，RTL设计者应在此早期阶段设法处理那些更严重的结构与连接问题。如果这些问题留降低功耗置，则可能会在以后带米更加严重的设计收敛问题。功耗已经成为设计收敛的前沿问题，原因有多种，这些问题的例子包括电池寿命、散热成本、可靠性，以及能源效率等。包括触发器之间研究表明，一个设计功耗的80%以上决定因素在进入综过高的逻辑电平合的时间就出现了。因此，必须在设计流的早期解决电(图2)、组合源管理问题， 可以采用结构技术，如多电压域、多电源图2.触发器之间的过多逻辑可能引循环、非有意锁域以及动态电压频率缩放， 还有RTL技术，如时钟与数发时序收敛问题。存、顺序块的阻 据门控。设计者必须在开始时评估设计的功耗，并根据塞分配、循环终设计的功率目标，有选择地采用这些技术。止条件中的变量或非常量、微感列表中的异步复位丢电压与电源域为设计收敛增加了新的挑战。在电压失、没有三态的多重驱动网表、尤驱动网表与端口，以城中， 关键是当信号从一-种电压城跨越到另一个电压域及一个赋值的左右侧不匹配等。尽管你可以在综合阶段时，要插人电平转换器。同样，对F那些在不使用时可或实现的后段来检查和改正- - 些或全部问题，但如能在能关断的电源域，必须放置隔离单元，以确保无供电的任何工作进入实现以前作修改，效率会更高。输出不会悬空。这些悬空信号可能导致功能错误，或对地的高泄漏路径。另外，还必须保证隔离单元的使能逻时钟与复位辑处于永远供电的域.个典型的SoC都中。有些设计者是在会包含不同来源的异质ownULRTL中插入电平转换IP。于是，一只芯片上器与隔离逻辑，还有∞CxB-异步时钟域的数量就急一些设计者是在CPF剧增加。一只芯片可能wGa: IEA (公共电源 格式)有20个以上的时钟域。或UPF (统- -电源格必须确保这些时钟与复.E式)中获取电源意位的正确设计。当数据CAOCLA-中国煤化工图，再通过下游的实信号要跨越异步时钟域TY HCNMHG现工具作自动插入。时，必须对它们作同无论是哪种情况，设步，以防止出现亚稳态图3，在时钟域交叉处可能出现亚稳态问题(a),设计者一般采用其计者都必须确保在每(图3)。时钟同步器有它方 案解决这个问题(b)。个这类交叉处都放置54万鼇櫸术2010.10www.EDNChina.com技术纵横TECHNICAL FEATURE了电平转换器与隔离逻辑单元。组合逻辑转换所带来的能源浪费。计中的某些部分仍可能不可观测和谨慎使用情况下，时钟门控可列如， - -个N位乘法器输人数据位的不可控制，可能要插入额外的测试以是一种有效的降低功耗技术。大到达时间是有区别的，适合作为数点。对RTL的测试覆盖分析可能有助多数综合工具可以自动在RTL中的据门控的候选者。即使结果一-直没于确定在哪里布放额外测试点，以使能时钟上插入门控。不过，并非有被使用，乘法器也不断做乘法，及它们对测试覆盖的最终影响。例所有时钟门都能节电，尤其当寄存直到两个数据输人的所有位均已到如，在一个设计中，增加12个测试器(如触发器)几乎总处于使能状达。对于这种数据路径密集型设计点可将测试覆盖从不到94%增加到态，或者设计中只有少量门控寄存( 数字信号处理中经常采用) .数98%以上(图5)。如果你完全理解器时。这些情况下，增加门控逻辑据门控可能是一种有效的技0.99消耗的能量要大于时钟门控所节省术。0.98的能量。过多的时钟门控可能导致0.97时序收敛问题，以及布线拥塞。应可测试的设计COVERAGE 0.96 FTEST有选择地将时钟门控用于对电源影设计对于固定型0.95响最大的地方。(stuck-at )故障模式和全速094对时钟门控的RTL分析也有多(al-speed)故障模式都必须15方面的辅助作用。在RTL中，可以有高度的测试覆盖， 尤其是NO. of TEST POINTS辨别出全局时钟门控信号，它可以对消费电子产品，它必须快图5.少量额外测试点可以大增加测试覆盖。门控整个设计或大型寄存器块的时速地实现几无缺陷的量产硅片。过了设计意图，则在实现的后期阶段钟。对RTL的检查还可以对明确的时去，设计团队是在综合或更晚阶段为RTL增加测试点更加简单。钟使能作出分析和排定优先次序。作扫描链的拼接(stich) ，以及测在深亚微米设计中(90 nm及RTL设计者可根据其节能潜力，定义试覆盖，然后使用ATPG (自动测试以下节点)，设计者担心的是在普这些使能，帮助减少那些节能成效类型生成) 工具，评估测试覆盖。通时钟速度下可能出现的转换故很低或无功的使能。电源管理设计不过，在RTL上可以探测与校正大多障。stuck-al故障测试- -般使用慢的者还可以发现RTL设计者可能忽略的数可测试性问题，这样设计最终将测试时钟， 它检测不到转换故障。那些新的或隐含的时钟门控机会。能满足测试覆盖的目标。设计者必须在系统时钟是测试时钟另外，电源管理专家还可以针对智例如，获得高stuck-al故障覆盖的数倍时做at-speed测试。这个步骤能[ ]控时钟综合的实现，提出一些的关键是， 确保设计在扫描模式下为时序收敛更增加了一层复杂性。指导意见。的完全可控与可观测。然而，RTL中al-speed测试也会 带来功能收敛的挑RTL设计者有各种时钟门控机的高stuck-at故障 覆盖会遇到很多障战，如当多个异步时钟域共享同.会(图4)。电源设计者可以做类似碍， 包括那些看不到输入以及输出个测试时钟时所出现的问题，它可不可控的不可扫描触发器。内部生能影响al-speed的测试覆盖。 因此，COCXGAING Q.0o GATNG成控制信号的设i计是出现这种情况关键是评估RTL的at-speed测试覆EWBREA二曲caoOkGUING的最常见原因，如时钟或异步设置盖，修正那些潜在的功能与时序收/清除。不透明的锁存是另一重要原敛问题。.Dh因，因为观测不到它们的输人，并DFT (可测试性设计)为IP重且.其输出也是不可控的。大型存储用带来了独特的挑战。在前-一个设器与模拟、混合信号块都有同样的计中满足测试覆盖日标的IP，对当图4.有着多种时钟门控机会。麻烦，即无法观测输入，输出不可。前设计却可能失败。 例如，如果IP的分析，以判别数据门控的机会，控。三态的使能端是不能中国煤化工:当前设计中被固定这时是- .连串组合逻辑驱动一个使另外，组合的反馈回路tYHCNMHG的某些部分就可能能寄存器。如将施加给端子寄存测试性， 而在获取模式下的测试模成为不可控的。 这个问题会影响SoC器的同一个使能用于组合逻辑的门式值也会限制可控性。的测试覆盖。因此，在块/IP级 和控，可以消除当寄存器被禁用时，即使有RTL设计者的努力，设SoC级 都必须做测试覆盖的分析。56 i EDN轩嫩t技术 2010.10www .EDNChina.comTECHNICAL FEATURE技术纵横表1，对时序收敛的影响设计I虚假路径数最差消极松弛I总消极松弛 机会数Block 1」无-5.462-16.37118426有额外的虚假路径595-4.073-13.829119162影响-24.4%-15.5%[ 0.6% .Block2无-6.019-11.52277064图8，当在网表级组装IP时，最好对[ 有额外的虚假路径 1242-2.227-6.3977166[影响-63%-44.5%0.1%用户定义节点之间做连接性检查。可观测的。通过在Pin A与Pin B.之间候选者，进行形式验证:如果它确迟 与转换的时间。此时，还必须刷建立一条路径，就可以确保Pin A也定是虚假的或多路径的，则应将其新 和验证对两个关键区域的设计约是可观测的。加到用于静态时序分析的时序例外束。 首先，使用仅对设计初始输入表中。考虑对一个多媒体设计中两的转 换时间代替每个触发器的假设个时序关键块的时序分析结果(表转换时间。 其次，将时钟延迟设为时序后网表在时序后阶段，必须确保设1)。当从开始未能满足时序的路径传播， 而不是设为一个用户定义的计满足时序要求，并从静态时序分中找到额外的时序例外时，就大大网络延迟。析开始探索时序违反问题。这是另改进 了时序结果。而对门数量以及-个关键阶段。如果设计的约束过面积的影响最小。布线后网表的分析多，或有不正确的约束，则其时序布线后网表分析是设计实现的收敛可能成为一- 个挑战。其它问题布局后网表的分析最后阶段，设计团队仍要在这里花费的根源可能是结构性缺陷，如组合在布局后分析阶段，设计已进大量时间和精力，实现时序、信号完循环、过高逻辑电平，或者块与IP入了物理实现，做了物理综合、布局整性、 可制造性、 电源完整性，以及存在着无寄存器输出，所有这些都以及时钟树综合。应该对现已完全布- 系列物理效能。假设你遵循了较早应在设计的较早期检测到。局好的网表再作质量检查。现在，你阶段的质量标准， 设计与约束均应有时序例外可划分两大类:虛假对电源、面积.时序与测试覆盖有了不错的高质量，应专注于这些物理效路径以及多周期路径。两个寄存器之一个更准确的评估，可以将这个评估能。另外，还应将大部分精力放在布间的虚假路径是指在设计中不能感知与RTL获得的评估结果作比较，以确局 与物理验证、处理工艺的变动以及的路径，或与时序收敛无关的路径。定出可能有背离的那些块。其它制造问题E.这个阶段还将涉及另一方面，多周期路径可能要花多个在这个阶段还可以做更多的网对功率, 时序、可测试性以及片芯尺时钟周期才能完成。除非在设计约束表质量检查，如悬浮脚或网络:接寸的最终签核: 因此，最好重复早期中认出了虚假路径与多周期路径，否至常量上的时钟、片选、使能或复阶段的质量标准，将其作为最终签核则静态时序分析工具可确保所有路径位脚:未使用的或禁用的单元:网的一部分。均为合适且单周期。表中无驱动或多重驱动的网络:过简言之，一个设计及其相关一个不正确的时序例外可能载单元:无负载单元:浪费的面积约束的质量对设计收敛有很大的导致硅片中的一个关键性的时序故和电源:连接到特定网络的管脚，影响。不过，你可以通过一系列障。另一方面，每个无法识别的时如三态、时钟与复位:多于最大元质量标准， 提高设计收敛的机序例外都是多余的，会造成时序收件数的扫描链网络:以及高泄漏路会。另外，重要的是在设计的早敛预算的浪费。因此，寻找正确的径或蛇行路径。另外还应检查那些期阶段采用这些大 多数标准，尤时序例外是一种精密的折中工作。连接到相同网络的管脚是否有相同其是在RTL 上，此时能最好地理至少必须对使用的所有时序例外作的连接类。解用户的意图。对于设计质量来形式验证，确保它们的有效性。另在时钟树综合以及中国煤化工流程中的后期，对一个可能加快时序收敛的步骤是寻定以前，应在设计约束YHCNMHG响越小。如果从一找更多的时序例外，尤其是那些违定时钟延迟与时钟转换速率的值。开始就获得了设计目标与质量目反时序的路径。应将每个这种路径不过，假设是在这个设计阶段插入标， 那么在实现期间只需要坚持作为可能的虚假路径或多周期路径时钟树，则现在正是计算和施加延到底就行了。 EDNwww.EDNChina.com2010.10 EDN好技术| 59