新型PSOI LDMOSFET的结构优化

鉴。支撑技术Supporting Technology新型PSOl LDMOSFET的结构优化程新红'，宋朝瑞2，俞跃辉了，姜丽娟，许仲德3( 1.温州大学物理与电子信息学院，浙江温州325027;2.中科院上海微系统与信息技术研究所,上海200050; 3.东北微电子所,沈阳110021 )摘要:针对沟道下方开硅窗口的图形化SOI (PSOI) 横向双扩散MOSFET (LDMOSFET)进行了结构优化分析，发现存在优化的漂移区长度和掺杂浓度以及顶层硅厚度使PSOI LDMOSFET具有最大的击穿电压和较低的开态电阻。PSOI 结构的RESURF条件为N。.t =1.8~3 X 10'cm-2。对结构优化的PSOILDMOSFET进行了开态输出特性模拟，输出特性曲线没有曲翘现象和负导现象，开态击穿电压可达到16V，器件有源区的温度降低了50"C。结构优化有利于提高器件性能和降低器件的开发成本。关键词:图形化PSOI ;横向双扩散MOSFET:击穿电压;结构优化中图分类号: TN402文献标识码: A文章编号: 1003-353X (2006) 06-0444-04Optimization of PSOI LDMOSFET StructureCHENG Xin-hong', SONG Zhao-rui , YU Yue-hui , JIANG Li-juan 3, XU Zhong-des(1 .Physics and Electronic Information College of Wenzhou University, Wenzhou 325027. China;2.. Shanghai Institute of Microsystem and Information Technology, Chinese Academy of Sciences, Shanghai200050.China; 3.Northeast Institute of Microelectronics, Shenyang 110021, China)Abstract: The optimization of PSOI LDMOSFET structure was achieved through numericalanalysis. There existed optimal drift length, doping concentration, and top silicon thickness mak-ing the structure have high off- breakdown voltage and low on-resistance. The RESURF rule for PSOIstructure wasN,●1.=1.8~3 X 10'2cm-2. The output characteristics of the optimized PSOI structurewere also analyzed. No kink effect or negative conductivity effect were shown, and the device tem-perature decreased about 50°C. The structure optimization was a good way to improve the perfor-mance of the device and decrease the fabrication costs.Key words: PSOI; LDMOSFET; breakdown voltage; structure optimization等浮体效应;(2)埋氧层较差的导热性造成有源区1引言产生的热量无法导入基体，致使器件温度高，自加.SOI LDMOSFET具有集成度高、寄生电容小、热效应明显(5]。增益高、有效输入功率系数大等特点，是前景看好为了克服浮体效应，常用的方法是体连接技的低功耗功率器件，尤其适用于无线通信领域中的术，即在源区插入p+条，使其与体区相联，进而射频放大器或者微功耗集成电路1--41。但其面临两使碰撞电离产生的空穴导入源极。另外，能同时.个难题: (1) SOI中的埋氧层阻断电力线透入基体，抑制浮休效应和白t加执效应.而且比较经济的方法导致项层硅的电力线密集，雪崩击穿过早出现，导中国煤化工技术间，就是将埋氧致SOI LDMOSFET击穿电压低于体硅LDMOSFET层IYHCN M H G和衬底区电热耦合。基金项目:上海市自然科学基金(03ZR14109)资助项目D M Garnerl1]等人设计PSOI LIGBT器件击穿电压明444半导体技术第31 卷第6期2006年6月支撑技术监.Supporing Technology显高于基于SOI LIGBT器件。Lim HI8, 9)和J M Park流子浓度模型、表面散射模型、场迁移率模型以.等人101的计算模拟结果表明，PSOI LDMOSFET的及碰撞电离模型。将碰撞电离产生的电子和空穴加关态击穿电压有效提高，同时器件温度显著降低，入泊松方程和载流子连续方程中。联立求解方程，并且具有更高的开关速度。但.上述PSOI的硅窗口得出漏电流,判断雪崩击穿发生的条件为漏电流达.是开在源极或者漏极下面的，这不利于微功耗集成到10~6μA/μm。计算中源极和衬底接地。为了电路中的功率器件与低工作电压控制电路的隔离，对比，我们同时分析了体连接SOI LDMOSFET的而且工艺上较难实现。电热特性。我们利用掩模注氧隔离技术(masked SIMOX)3模拟结果和分析成功制备了沟道下方开硅窗口低缺陷、无台阶的.PSOI材料，并且制备了性能优良的PS0I3.1 关态击穿特性(栅极偏压0V )LDMOSFET器件。此结构不会影响埋氧层的隔离性图2描述击穿电压V与漂移区长度L。的关系。能，而且制备成本低，非常适合产业化发展。因漂移区掺杂浓度N为1017cm',埋氧层和顶层硅厚度此,这种结构的PSOI LDMOSFET具有较好的开发为0.2 μ m。V., 随着L。增长而变大，当L。大于前景。为了降低成本，有必要对器件结构与电热学2μ m时，V,趋于饱和值。这说明对于PSOI器件，性能进行系统分析。本文利用Medicil2对硅窗口开同样存在一优化的漂移区长度，使击穿电压最大，在沟道下方的PSOI LDMOSFET结构的电热学性能同时开态电阻相对较小，一定程度 上缓解了高击穿与结构参数的关系进行了分析。结果表明，存在优.化的结构参数使PSOI LDMOSFET的性能明显优越4于体连接的SOILDMSOFET结构。; 352器件结构与数值计算模型30图1是器件结构的横截面图。器件为n型N=10"cm3t..=0. 2μmLDMOSFET,硅片为p型，电阻率为10~20 Q 'cm,tox=0. 2um硅窗口长度1μm,栅氧厚度为25nm，沟道区硼离20子的掺杂浓度为1.5X 10'7em'，设计的器件阈值电0.51.0.1.52.02.5压为1.5V，埋氧层厚度(to、) 为0.2um，顶层漂移区的长度um硅厚度(1,) 变化范围为0.2~0.7um。为了获得图2 PSOI LDMOSFET 击穿电压与漂移区长度的关系最大击穿电压和较小的开态电阻，漂移区是根据RESURF (reduced surface field) 规则3)进行电压和低开态电阻的矛盾05。图3反映了漂移区掺掺杂设计的，此时器件关态击穿电压由雪崩击穿杂对击穿电压和横向表面电场的影响，埋氧层厚度决定14]。Medici 计算中采用如下迁移率模型:载为0.2 μ m。由图3 (a)可知，击穿电压随着漂移区掺杂浓度的增大而增大，达到极值后随着掺杂源极栅极场氧区浓度的增大而减小，这与SOI结构器件的行为相似。当顶层硅的厚度为0. 2μm和0.4μm时，对n’p型体区9n漂移区I1.。|n应击穿电压极值的掺杂浓度分别为1.5X10'7cm3和硅窗口埋氧层.7 X 101cm3，此时，t.. N.=2.8~3 X 1012cm-2。对于顶层硅厚度固定的PSOI LDMOSFET,同样存.p型衬底耗尽层的边界在中国煤化工，使器件具有最大的击MHCNMHG硅厚度为0.4μ m时，器件的惯网衣山电场与掺乐很度的关系。随着掺杂图1在沟道下方开硅窗口的PSOI LDMO SFET结构截面示意图浓度的增大，漂移区与体区处pn结的电场逐渐增June 2006Semiconductor Technology Vol. 31 No. 6 445收支撑技术Supprting Technology5-50 t0叶5F当35-103035 t,t。=0.4 μmr t=0.2μm米25-K20F 1,s2. 0um N=3E16cm330 t15- 5o=0.2um50.20.3 0.4 0.5 0.6 0.7|018顶层硅厚度/ um漂移区的掺杂浓度(101°cm-2)图4击穿电压与顶层硅厚度的关系(a)击穿电压与漂移区掺杂浓度的关系50r6XI0 rt,=0.6um .5X 1040t.=0.2μmL-2um 5-0.4um之4X10tN=3E16cm3.实30-台3X10202x 105i L=2μmt。=0.7μm10个N=3E16cm'1XI0 tN=7E16ct-30N=8E16cm34XI024距源极的距离/ um距源极的距离/ μm(a)表面电势的分布(b)器件的横向表面电场与掺杂浓度的关系6XIσ r图3漂移区掺杂浓度对击穿电压和表面电场的影响5X10 t5。=0.2μm、大，相反，漂移区与漏极处的n-n+结处的电场逐渐减小。当掺杂浓度为7 X 101'cm3时，两个结处Lj2μmt.;=0.6um3X I0 t N=3E16cm°3的电场几乎相等。这时，表面横向电场最均匀，结处电场达到最小值，因此击穿电压能达到最大值。E 2X10因此，对于PSOI结构的器件，存在优化的掺杂使1x IO器件满足RESERF条件，这样器件具有最大的击穿=0.7μmi:电压和相对小的开态电阻。1XI0图4给出了击穿电压与顶层硅厚度的关系，漂移区掺杂浓度为3 x 10'cm3,击穿电压随着顶层硅厚度的增大而增加，当t,=0.6 μ m时，即t;●(b)相应的表面电场的分布图5顶层硅厚度对表面势与横向表面电场的影响N.=1.8 X 1012cm2,达最大值，然后陡降。中国煤化工图5反映了器件击穿时，不同顶层硅厚度下的漂表面势曲线的斜率在MHCNMH(9度为0.6μm时，器移区的表面势和电场的分布，掺杂浓度为3 Xn-Ir功r1]心取八。3次公化1016cm3。由图5 (a) 知，当顶层硅厚度为0.2μ m件的击穿电压达到最大44V,而且漂移区的表面电446半导体技术第31 卷第6期2006年6月支撑技术监Supporting Technology势变化最为平缓。当顶层硅厚度为0.7μm时，器00F 环境温度300K700件的击穿电压达到最小值17V,pn结处电势曲线的栅极偏压7VPSOI600兰斜率最大。图5(b)给出了相应的表面电场的分200布。当项层硅厚度为0.2μm时，n-n* 结处的电场-500 K最大:当顶层硅厚度为0.6μm时，表面电场均匀，pn结和n-n*结处电场相等，结电场达到最小400区值，此时满足RESURF条件。当顶层硅厚度为0.7Tmμm时，pn 结处电场最大，结击穿现象发生，所.-30以器件的击穿电压最小。-2 01216 20250下面对模拟结果做定性分析。漂移区是由pn-漏极偏压(V)结的水平方向和埋氧层的垂直方向共同耗尽的10。图6 PS01 与S0I LDMOSFET 开态输出特性和器件最高温度的比较当L。超过一临界值Laeo时，漂移区分1和II两部翘现象。体连接SOI结构中，出现负的电导现象，分，参见图1。II区无pn-结耗尽作用，只是埋.说明自加热效应很严重。当漏极偏压为8V时，氧层的垂直方向耗尽的，所以此区表面橫向电场为PSOI结构有源区的最高温度比SOI结构的低50°C,0，表面势维持常数。这时漏极偏压降在I区，L。这对抑制自加热效应是非常有意义的。的增大并不改变I区，所以击穿电压不随Lg变化;当L Lae,击穿电压反而度时，击穿电压饱和，不利于提高器件的集成度变小，参见图3;当N和L。固定时，1很小时，和减小开态电阻。当漂移区长度固定时，漂移区.L.>L，I区充满漂移区，而且n-n*结横向电场.所容纳的电荷数N。●1,=1.8~3X 10'2em2时，击大。随着t。增大，Lae。 减小到Lee =L时，I 区穿电压最大，开态电阻相对较小，这是PSOI结刚好充满漂移区，击穿电压最大: t。 继续增大，导构器件的RESURF条件。PSOI器件的输出特性曲致L> Laep，击穿电压变小。参见图4，5。线平滑，而且有源区的温度比SOI结构的可降低总结上述分析，漂移区长度和掺杂浓度以及顶50°C，所以优化的PSOI LDMOSFET结构的电学层硅厚度对PSOI LDMOSFET的击穿电压有很大影.性能和热学性能明显优于体连接SOILDMOSFET.响，存在最优化设计问题。综合图3, 4，5可知，PSOI LDOSFET的RESURF条件为N。.t.= 1.8~参考文献:3X102cm2，而体硅器件的RESURF条件为N。●[lARNOLD E. Silicon-on-insulator devices for high vol-1= 1~2 X 1012cm-2。tage and power IC applications[J]. J Electrochem Soc,1994, 141(7):1983 - 1988.3.2开态1- V特性和器件温度模拟(栅极偏压7V )图6是PSOI LDMOSFET与体连接SOI结构的[2MATSUMOTO s, HIRAOKA Y, SAKAIT, et al. Ahigh-efficiency thin-film SOI power MOSFET having输出特性曲线比较。结构是最优化的:漂移区长度中国煤化工ture for multi-Gigaher为2um，顶层硅厚度为0.2um，漂移区的掺杂浓YHC N M H Glectron Devices, 2001.度为1.5 X 10"cm-3。PSOI 开态击穿电压可达到.48:1270一127416V,输出特性曲线平滑，没有浮体效应造成的曲(下转第459页)June 2006Semiconductor Technology Vol. 31 No.6 447设计与开发监Design and development计精度，降低成本。本文针对多位单片移相器的特Processing, 2000, 47(4): 274 - 285.点论述了其CAD设计过程及设计难点，为数控单.[3] AYASLI y, PLATZKER A, VORHAUS J. A monolithic片移相器的研制提供了实用的解决方案。应用这一single-chip X-band four-bit phase shifter[J]. IEEE研究成果，高性能的X波段单片五位数字移相器以Transactions on Microwave Theory and Techniques,1982, 30 (12): 2201 - 2205.及其他系列数字移相器已经开发成功。[4] ANDRICOS C, BAHL I J, GRIFFIN E L. C-band 6-bitGaAs monolithic phase shifter[J]. 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